报告名称
《Gate 和 Fin Space Variation 对应力调制及 FinFET 性能的影响》
关键词
FinFET；7nm技术 ；TCAD；多晶硅间距（Poly Pitch）；鳍间距（Fin Pitch）；机械应力；晶体管性能
概述
先进 CMOS 工艺节点的器件缩微正面临愈发严峻的挑战，究其原因在于光刻工艺的固有局限，以及三维晶体管集成方案的复杂度攀升。这一趋势也使得器件对光刻偏差（patterning variability）的敏感度显著提升。本研究重点探究了poly pitch与fin pitch偏差对 7nm FinFET晶体管应力诱导性能偏差的影响规律。
光刻制程中关键尺寸（CD）的偏差会改变鳍宽与鳍间距，进而引发器件特性的波动。研究团队采用全套测试结构完成了器件敏感度评估，并借助TCAD仿真对相关影响机制进行建模分析。结果表明，NMOS与PMOS器件均对 poly pitch 偏差高度敏感：其中 NMOS 器件的驱动电流退化幅度最高可达 13%，而 PMOS 器件的驱动电流变化区间为 - 11% 至 + 7%，且该性能波动与鳍间距（fin pitch）密切相关。
上述性能波动的主导机制为stress modulation，这一效应的产生与外延生长源漏区（epitaxially grown source/drain regions）的体积及形状变化直接相关。本研究结果明确了机械应力在 FinFET 器件性能调控中的核心作用，同时也凸显了间距控制对减小器件性能偏差、优化器件参数指标的关键意义。
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