文章来源：Jeff的芯片世界
原文作者：Jeff的芯片世界
本文主要讲述3D DRAM技术。
随着生成式人工智能的广泛应用，半导体存储器尤其是DRAM的重要性被重新认识。传统DRAM主要通过缩小二维硅晶片上的电路图案尺寸来提高存储容量，但这种平面缩放的物理极限正在逼近。为了获得更高密度和更快速度，向垂直方向堆叠多层结构的3D DRAM技术正快速发展。
3D DRAM的两种定义与实现路径
当前讨论的3D DRAM存在广义与狭义两种定义。狭义上的3D DRAM是指存储单元通过前端工艺垂直堆叠在单个硅芯片上的单片式结构，有时也称为垂直DRAM或真正的3D DRAM。这种技术难度极高，尚未投入实际应用。广义上的3D DRAM则包括已大规模商用的HBM（高带宽内存），它由多个垂直堆叠的DRAM芯片组成，芯片之间通过TSV（硅通孔）技术连接，属于后端工艺的三维堆叠，也被称为3D堆叠DRAM。专家认为这两种技术不会完全取代彼此，而将根据所需性能指标被选择性使用：单片式3D DRAM旨在提升容量密度并降低每比特成本，适合边缘AI和主流计算；HBM则以其压倒性的带宽优势，适用于数据中心AI训练、科学计算等高性能计算场景。
单片式3D DRAM的技术核心与突破
单片式3D DRAM的核心技术是垂直沟道晶体管结构，即沟道垂直排列并采用环栅结构，以显著减小单元面积并抑制漏电流。在堆叠单元设计方面，除垂直形成电容器外，引入无电容器的2T0C结构也被视为有前景的方案，该结构使用氧化铟镓锌（IGZO）氧化物半导体，将电荷存储在晶体管沟道中，从而避免制造高纵横比电容器。实现单片式3D DRAM需要高纵横比刻蚀、原子层沉积、离子切割与晶圆键合以及新材料引入等多项前端工艺技术。
近期，NEO Semiconductor宣布其3D X-DRAM技术成功通过概念验证，证明可利用现有3D NAND基础设施制造高密度DRAM。该概念验证芯片采用成熟的3D NAND工艺和现有设备材料制造，测试结果显示：读写延迟低于10纳秒；在85°C下数据保持超过1秒，据称比JEDEC标准提升15倍；耐久性大于10¹⁴次循环。这一成果被业界视为向3D内存架构转型过程中的重要里程碑。需要指出的是，这仍是概念验证而非可量产芯片，但利用成熟工艺的路径使其前景较为明朗。
3D堆叠DRAM：HBM的带宽革命
HBM类型的3D堆叠DRAM将多个DRAM芯片减薄后垂直堆叠，信号通过数千个TSV传输，总线宽度可达1024位甚至更高，远超传统DDR内存几十位的输出宽度。在与GPU结合使用时，HBM采用2.5D安装配置，通过硅中介层将DRAM放置在靠近处理器芯片的位置。堆叠式内存芯片最底层是基本逻辑芯片，负责控制与外部处理器的接口。目前主流产品为8层和12层堆叠，预计16层产品将在2026年加速商业化。实现HBM需要TSV形成技术、热压键合、MR-MUF以及未来将采用的混合键合等技术。
传统DRAM带宽增长速度远远跟不上CPU和GPU算力提升，尤其在AI训练和大模型时代，内存墙已成为整个计算系统的核心瓶颈。HBM采用宽而慢的策略，通过降低时钟频率并提高并行度，在实现海量数据吞吐量的同时提升能效。GPU是最早且最适合全面采用HBM的应用场景，因为其需要持续高带宽供数。而CPU场景更需大容量，且HBM成本较高，因此目前仍大量依赖DDR5和DIMM架构。
挑战与未来趋势
3D DRAM的商用化面临多项挑战。散热管理方面，芯片或单元堆叠密度提高导致散热空间变小，尤其是在HBM直接堆叠在GPU上的结构中，GPU产生的热量可能降低DRAM的保持特性。测试与良率方面，一旦层堆叠完成，访问和修复中间层变得极其困难，需要提高已知良品芯片选择的准确性，增加了制造成本。标准化方面，HBM目前主要依赖少数巨头公司的紧密合作，若要普及到普通PC和智能手机，需要JEDEC等组织制定开放的标准化方案。
随着多Bank、多Channel、HBM和3D堆叠日益复杂，内存控制器正成为设计核心，需要处理刷新、调度、时序约束、功耗管理等众多任务。未来内存产业将走向2.5D封装、3D封装，最终实现异构集成，将CPU、GPU、HBM、光子学等整合在一起。DRAM的3D转型并非简单的技术附加功能，而是对DRAM架构的根本性重新定义。
